¹ B4: XT=IRQ2, AT=IRQ9.
² B8: XT-Card Selected.
Таблица 6.3. Дополнительный разъем шин ISA-16 и EISA
| Ряд D | № | Ряд С |
|---|---|---|
| MEMCS16# | 1 | SBHE# |
| IOCS16# | 2 | LA23 |
| IRQ10 | 3 | LA22 |
| IRQ 11 | 4 | LA21 |
| IRQ12 | 5 | LA20 |
| IRQ 15 | 6 | LA19 |
| IRQ14 | 7 | LA18 |
| DACK0# | 8 | LA17 |
| DRQ0 | 9 | MEMR# |
| DACK5# | 10 | MEMW# |
| DRQ5 | 11 | SD8 |
| DACK6# | 12 | SD9 |
| DRQ6 | 13 | SD10 |
| DACK7# | 14 | SD11 |
| DRQ7 | 15 | SD12 |
| +5 B | 16 | SD13 |
| MASTER# | 17 | SD14 |
| GND | 18 | SD15 |
Сигналы шины ISA естественны для периферийных микросхем фирмы Intel (в стиле семейства 8080). Набор сигналов ISA-8 предельно прост. Программное обращение к ячейкам памяти и пространства ввода-вывода обеспечивают следующие сигналы.
♦ SD[7:0] — шина данных. Иное название сигналов — Data или D.
♦ SA[19:0] (Addr[19:0], A[19:0]) — шина адреса.
♦ AEN — разрешение адресации портов (запрещает ложную дешифрацию адреса в цикле DMA).
♦ IOW# (IOWC#, IOWR#) — запись в порт.
♦ IOR# (IORC#, IORD#) — чтение порта.
♦ SMEMW# (SMEMWR#, SMWTC#) — запись в системную память (в диапазоне адресов 0-FFFFFh).
♦ SMEMR# (SMEMRD#, SMRDC#) — чтение системной памяти (в диапазоне адресов 0-FFFFFh).
Ниже перечислены сигналы, относящиеся к сигналам запросов прерывания и каналам прямого доступа к памяти.
♦ IRQ2/9, IRQ[3:7] — запросы прерываний. Положительный перепад сигнала вызывает запрос аппаратного прерывания. Для идентификации источника высокий уровень должен сохраняться до подтверждения прерывания процессором, что затрудняет разделение (совместное использование) прерываний. Линия IRQ2/9 в шинах XT вызывает аппаратное прерывание с номером 2, а в AT — с номером 9.
♦ DRQ[1:3] — запросы 8-битных каналов DMA (положительным перепадом).
♦ DACK[1:3]# — подтверждение запросов 8-битных каналов DMA.
♦ TC — признак завершения счетчика циклов DMA.
Шина имеет и несколько служебных сигналов синхронизации, сброса и регенерации памяти, установленной на адаптерах.
♦ IOCHRDY (CHRDY, I/OCHRDY) — готовность устройства, низкий уровень удлиняет текущий цикл (не более 15 икс).
♦ BALE (ALE) — разрешение защелки адреса. После его спада в каждом цикле процессора линии SA[0:19] гарантированно содержат действительный адрес.
♦ REFRESH# (REF#) — цикл регенерации памяти (в XT называется DACK0#). Сигнал появляется каждые 15 мкс, при этом шина адреса указывает на очередную регенерируемую строку памяти.
♦ IOCHK# — контроль канала, низкий уровень вызывает NMI CPU (разрешение и индикация в системных портах 061h, 062h).
♦ RESET (RESDRV, RESETDRV) — сигнал аппаратного сброса (активный уровень — высокий).
♦ BCLK (CLK) — синхронизация шины с частотой около 8 МГц. ПУ могут не использовать этот сигнал, работая только по управляющим сигналам записи и чтения.
♦ OSC — несинхронизированная с шиной частота 14,431818 МГц (использовалась старыми дисплейными адаптерами).
Кроме логических сигналов шина имеет контакты для разводки питания +5, -5, +12 и -12 В.
Дополнительный разъем, расширяющий шину до 16-битной, содержит линии данных, адреса, запросов прерываний и каналов прямого доступа.
♦ SD[15:8] — шина данных.
♦ SBHE# — признак наличия данных на линиях SD[15:8].
♦ LA[23:17] — нефиксированные сигналы адреса, требующие защелкивания по спаду сигнала BALE. Такой способ подачи адреса позволяет сократить задержку. Кроме того, схемы дешифратора адреса памяти плат расширения начинают декодирование несколько раньше спада BALE.
♦ IRQ[10:12], IRQ[14:15] — дополнительные запросы прерываний.