На схемах ПЗУ обозначается, как показано на рис. 3.2. На нем приведено условное графическое обозначение, соответствующее схеме рис. 3.1. Надпись «ROM» в среднем поле является сокращением от английских слов read-only memory (память, доступная только для чтения).
Рис. 3.2. Условное графическое обозначение постоянного запоминающего устройства
Для того чтобы увеличить разрядность ячейки памяти ПЗУ, одноразрядные микросхемы можно объединять. При этом параллельно соединяются одноименные адресные входы и входы сигналов управления RD и CS, a информационные выходы остаются независимыми. Схема объединения одноразрядных ПЗУ для реализации многоразрядного запоминающего устройства с восемью 4-разрядными ячейками приведена на рис. 3.3, а условное графическое обозначение 8-разрядного ПЗУ с 1024 ячейками памяти — на рис. 3.4.
Рис. 3.3. Схема многоразрядного ПЗУ
Как видно из приведенной схемы, адресные входы схемы объединяются параллельно. При этом возрастает общий входной ток микросхем памяти, протекающий по каждой линии адресной шины. Чтобы в результате не увеличивался входной ток запоминающего устройства, на адресных входах предусматривают усилители сигнала. В этом качестве можно использовать самые обыкновенные инверторы, как это показано на рис. 3.3. Точно с такой же целью поставлены инверторы и на управляющих входах чтения RD и выбора кристалла CS. При этом активными становятся низкие уровни этих сигналов.
Масочные ПЗУ изображаются на схемах как показано на рис. 3.4. Активность низких уровней сигналов CS и RD обозначена кружками возле соответствующих управляющих входов.
Рис. 3.4. Условное графическое обозначение многоразрядного постоянного запоминающего устройства
Запись информации в ПЗУ (микросхему, доступную только для чтения) производится при помощи последней операции изготовления микросхемы — металлизации. Она выполняется при помощи маски, поэтому такие микросхемы получили название масочных запоминающих устройств. Еще одно отличие реальных микросхем от упрощенной модели, приведенной выше, — это использование для дешифрации адреса кроме мультиплексора, еще и дешифратора. Такое решение позволяет превратить одномерную запоминающую структуру в двухмерную и тем самым существенно сократить объем схемы внутреннего дешифратора адреса. Реализация ПЗУ с двухмерной структурой запоминающих элементов показана на рис. 3.5.
Рис. 3.5. Схема масочного постоянного запоминающего устройства с двухмерной матрицей запоминающих элементов
Рассмотрим подробнее работу этого ПЗУ. В отличие от схемы, приведенной на рис. 3.1, в данном случае не используется непосредственное соединение входов мультиплексора с общим проводом. Вместо этого подключение производится через резистор. В результате, если с выхода дешифратора не будет подан единичный уровень, то на входе мультиплексора будет присутствовать уровень логического нуля. Запись логической единицы в ячейку ПЗУ производится соединением линий выхода дешифратора и входа мультиплексора в точке их пересечения. Если же в ячейку необходимо записать логический ноль, то соединение цепей не производится. Именно такая запоминающая структура получила название «матрица».
Приведенная на рис. 3.5 схема реализует одноразрядное ПЗУ с 64 одноразрядными ячейками памяти. Рассмотрим, какая информация хранится в этом ПЗУ. При выборе нулевой ячейки памяти на адресные входы дешифратора будут поданы три младших разряда адреса, т. е. код 000. В результате единичный уровень появится на выходе Y0. На адресные входы мультиплексора будут поданы старшие три разряда адреса. В нашем примере они тоже равны нулю. В результате мультиплексор передаст на выход сигнал со своего входа Х0. Так как на схеме эти цепи соединены между собой, то на выходе ПЗУ появится логическая единица.
Теперь рассмотрим считывание восьмой ячейки памяти. Здесь, как и в предыдущем случае, младшие три разряда адреса равны 0. Поэтому дешифратор выдаст единицу на линию Y0. Мультиплексор же получит код 001, поэтому на выход будет подключен вход XI. Эти цепи между собой не соединены, поэтому на выход будет выдан уровень логического нуля.
Для реализации многоразрядного ПЗУ необходимо использование нескольких матриц, подобных приведенной на рис. 3.5. Объединение матриц производится согласно схеме рис. 3.3.